エピタキシャル成長（EPI）プロセスが開発されるのはなぜですか？

1。背景：シリコンウェーハが十分ではないのはなぜですか？

半導体製造の最初のステップは、磨かれたシングル-クリスタルシリコンウェーハ（通常、CZメソッドを使用して成長したコチョラルスキーウェーハ）を取得することです。
ただし、これらのウェーハは単結晶ですが、その表面は、純度、欠陥密度、ドーピング精度、および構造の厳しいデバイス要件を満たしていない場合があります。
特に高度なプロセスノードと高{-パフォーマンスデバイスでは、元のウェーハに直接アクティブ領域を作成します。
-ウェーハバルクの高い酸素含有量（CZシリコンには酸素が沈殿します）は、デバイスの少数キャリアの寿命と漏れに影響します。
-ウェーハドーピングプロファイルを正確に調整することはできません（特にultra -浅い接合部または勾配構造が必要な場合）。
- Micro -転位や傷などの欠陥が表面に存在し、収量に直接影響する可能性があります。
-一部のデバイスには不均一な材料が必要です（- siのsige、{1}} si、および- si）- - - wafer自体では達成できない材料。

これには、制御可能な「リサーフェシング」テクノロジー-エピタキシャル成長（EPI）プロセスが必要です。

2。EPIプロセスのコア定義

エピタキシーとは、基板と同じ結晶配向を持つ単一の-結晶基質上の単一の-結晶薄膜の成長を指します。
これは、ホモエピタキシャル（SIのSI）またはヘテロエピタキシャル（SIのSIGE、SICのGANなど）のいずれかです。
主な機能：
エピタキシャル層は、基質の格子構造（結晶の向きとアライメント）を「継承」し、欠陥密度が低い。
厚さは制御可能です（数ナノメートルから数十ミクロンまで）。
ドーピングタイプ、濃度、および勾配は、設計に応じて正確に調整できます。

3.なぜEPIプロセスを使用するのですか？

これは、3つの観点から説明できます。パフォーマンス、プロセス、および新しい素材の導入：

3.1パフォーマンスの改善
欠陥密度の低下
EPIは、アクティブな領域から基質欠陥を分離する「欠陥-自由層」を成長させることができ、それにより少数派の担体寿命（特に電力装置にとって重要）が増加します。ドーピング構造の最適化
Ultra -浅い接合部または段階的なドーピングプロファイルを実現し、破壊電圧と伝導特性を改善できます。
電気性能の向上
高-抵抗エピタキシャル層（EPI）層は、寄生性容量を減らすことができます（高-周波数デバイスに適しています）。

3.2プロセス制御可能性
デバイスの分離
高-抵抗EPI層を使用すると、デバイス間の分離が改善され、寄生虫のクロストークを減らすことができます。
latch - upの削減
CMOSでは、エピタキシャル層は寄生性サイリスタ構造のトリガーを抑制することができます。
柔軟な厚さ
さまざまな製品には、同じ基質にEPIの厚さをカスタマイズできます（特に、電力、アナログ、およびRFアプリケーションで一般的です）。

3.3新しい材料の紹介
株工学
Sigeエピタキシー、SICエピタキシー、およびGanエピタキシーはすべてEPIによって達成されます。
不均一な統合
シリコンフォトニクス、MEMS、および電源デバイスでは、EPIを使用して、シリコン上のIII - v材料を栽培できます。 HBTや量子ウェルレーザーなどの超格子構造では、異なるバンドギャップを持つ材料の層を交互に堆積する必要があり、EPIが必要です。

4.一般的なEPIプロセスタイプ

5。EPIプロセスの技術的課題

インターフェイスの欠陥：エピタキシャル層と基質の間の格子マッチングは、非常に高い精度を必要とします。そうしないと、転位が生成されます。
ストレス管理：ヘテロエピタキシャルの成長中の過度のストレスは、反りや亀裂を引き起こす可能性があります。
正確なドーピングコントロール：濃度範囲は10¹³〜10²Cm⁻³に達する可能性があり、精度要件は±1％です。
厚さの均一性：大きな-直径（300mm）ウェーファーには、厚さの均一性が必要です<1%.

6。概要

EPIプロセスは、ウェーハを「再構築」して高-品質、設計可能、低-欠陥、および制御可能なドーピング表面層を作成できるため出現しました。これは、シリコンCMOの寿命を拡張するだけでなく、新しい材料と新しいデバイス構造の実装のためのパスも提供します。
EPIがなければ、今日の高{-パフォーマンスPMO、Power MOSFET、SIGE HBT、およびSIC/GANパワーデバイスを達成することは困難です。